This paper addresses the mechanism of the back‐channel effect on TFTs (Thin Film Transistors) and proposes novel methods for characterizing and improving the stability of driving TFT devices, including back‐channel and back‐voltage testing. In comparison to routine sticking image and negative bias temperature stress testing, our methods aim to minimize the impact of intrinsic material fluctuations, allowing for independent measurement of the back‐channel effect on TFT device electrical characteristics. We also offer an enhanced option (N2 Plasma treatment of PI surface), that have been used for better the performance of products.

In the fabrication of flexible a‐IGZO and LTPS thin film transistor (TFT) hybrid backplane, various threshold voltage (Vth) of the a‐IGZO TFT was achieved in this paper by regulating the O 2 /Ar ratio during the deposition of a‐IGZO film by sputtering. The results show that the Vth increases with the increase of the O 2 /Ar ratio, and the reliability tests indicate that in a certain range negative adjustment of Vth can significantly improve the positive bias temperature instability (PBTI) of IGZO TFT, and maintain good electrical uniformity. The increase of the O 2 /Ar ratio reduces the number of oxygen vacancy (Vo) in the a‐IGZO channel, and thereby Vth is positively shifted, which is confirmed by the TCAD simulation. The Vth value can indicate the Vo concentration in a‐IGZO TFT channel partly, and appropriately higher amount of Vo is beneficial to improve the PBTI, which is attributed to Fermi level (EF) shifting closer to conduction band. Raised EF means less unoccupied trap states, resulting in less carrier trapping under PBTI. Furthermore, the research also explores different a‐IGZO channel thicknesses and finds that when the Vth values are similar, thinner channel layers endow a‐IGZO TFT with improved PBTI. By optimizing the Vth and channel thickness, a‐IGZO TFTs with a channel thickness of 25nm and a Vth value of 0.2V have been prepared in a hybrid backplane. Under positive bias temperature stress for 5 hours, the Vth is positively shifted less than 0.5 V, which could lay the foundation for achieving high‐reliability flexible backplane for AMOLEDs.

In this work, we systematically investigate low-temperature polycrystalline silicon (LTPS)-based driving circuits of electronic paper for the aim of adopting small width/length ratio (W/L) of LTPS-based thin film transistors (TFTs) to reduce switch error and thus improve image sticking. Firstly, LTPS-TFTs with extremely low off-state leakage current (IOFF) even at a large source-drain voltage (VDS) of 30 V were obtained through detailed explorations of LTPS process technology. Meanwhile, the high on-state current (ION) of LTPS-TFTs also meet the requirements of fast signal writing to the storage capacitor due to their extremely high field-effect mobility (approximately 100 cm2/V⋅s), making it possible to fabricate TFTs with relatively small W/L, thereby minimizing switch error. The ID-VD test results reveal that the produced LTPS-TFTs can effectively withstand the maximum voltage difference of 30 V during product operation. Subsequently, the optimal W/L of the LTPS-TFT was determined through experimental results. Then, reliability test was conducted on the obtained LTPS-TFTs, revealing that the threshold voltage (VTH) of the LTPS-TFTs shifted by 0.08 V after 7200 s under negative bias temperature stress (NBTS), and only by 0.19 V under positive bias temperature stress (PBTS). The aging test results of the aforementioned LTPS-TFTs exhibits a new physical phenomenon, that is, the IOFF of the LTPS-TFTs has a strict matching characteristic with the aging direction. Next, we proposed a novel 2T2C driving circuit for the e-paper, which can effectively avoid the adverse effects of IOFF on the frame holding period, and plotted it into an array layout. Finally, we combined the optimal fabricating process of the LTPS-TFTs with the 2T2C driving circuit design scheme to produce an e-paper with outstanding image sticking performance.

Low‐temperature polycrystalline silicon (LTPS) thin‐film transistor devices can be used as core components of pixel driving circuits for active matrix organic light‐emitting displays （AMOLED）. Poly silicon (P‐Si) film and device performance directly affects the display effect. This paper investigates polysilicon grain boundary reduction for LTPS devices on PI substrates, exploring the effects of grain boundary reduction on LTPS devices and image sticking. Reduction of polysilicon grain boundaries through optimization of a‐Si deposition process, a‐Si two‐step deposition and excimer laser annealing (ELA) doublescan process, ELA double‐scan process reduces grain boundaries by 67 %. We prepared LTPS devices with thinner gate interlayers (GI) based on P‐Si grain boundary reduction, LTPS devices with positive threshold voltage bias and increased mobility, AMOLED displays with thinner GI can have 23% better image sticking.