Federated Learning (FL) enables collaborative model training across decentralized devices while preserving user data privacy. However, disparities in data distributions among clients can lead to biased models that perform unfairly across different demographic groups. This paper proposes a fairness-aware Federated Learning framework equipped with real-time bias detection and correction mechanisms. Our approach adjusts model updates to address biases detected at local client levels before aggregating them at the central server. We demonstrate the effectiveness of our method through empirical evaluations on multiple datasets, showcasing significant improvements in fairness and model accuracy. Our proposed framework involves a multi-tiered approach to ensure fairness in the model training process. Firstly, it employs local bias detection techniques at the client level to identify disparities in model performance across different groups. Clients then utilize bias correction mechanisms to adjust their model updates, addressing any detected biases before sending updates to the central server. The central server aggregates these bias-corrected updates, ensuring that the global model benefits from equitable learning while maintaining overall performance.

In today's tech-driven landscape, semiconductor chips are critical to the functionality of most modern devices, requiring compact designs and low power consumption for efficient data storage and memory. SRAM (Static Random Access Memory) is key to meeting these demands. This study leverages Cadence Virtuoso software to design a high-performance sense amplifier circuit specifically tailored for low-power SRAM applications. Various power reduction strategies were explored, resulting in an optimized solution within a redesigned SRAM architecture. The study analyzes the impact of power consumption and response time of the proposed sense amplifier by adjusting key parameters, such as the transistor width-to-length (W/L) ratio, power supply, and nanoscale technology. Detailed metrics on power usage and transistor count for different configurations are presented to identify the most effective approach. Our proposed low-power sense amplifier design shows promising results, incorporating three VLSI power reduction techniques to enhance efficiency. These innovations in low-power SRAM are poised to advance memory-centric neuromorphic computing applications.

The methylammonium lead halide PV has garnered significant attention owing to its lightweight characteristics, cost-efficiency, and readily replicable fabrication techniques. Despite the advantages mentioned, the commercialization of these cells remains unlikely due to concerns around the toxicity linked to lead. Cesium-titanium (IV) bromide (Cs2TiBr6) emerges as a viable substitute for lead-based perovskites. However, the lack of suitable hole and electron transport layers poses a hindrance to achieving higher Power Conversion Efficiency (PCE) in CS 2 TiBr 6 . The primary objective of this research is to optimize the performance of Cs2TiBr 6 solar cells by examining and analysing the ideal thickness parameter. In this investigation, we employed the SCAPS-1D program to do simulations, facilitating an examination of many parameters like energy bandgap, electron affinity, doping density, and thickness. The findings of our research demonstrate that by the deliberate adjustment of the absorber layer using meticulously chosen parameters, it is feasible to attain a substantial PCE of up to 23.02%. Regrettably, certain occurrences also exhibited a decline in power conversion efficiency. Nevertheless, this research study makes a noteworthy contribution towards enhancing the efficiency of PV cell.