The reported electrocaloric (EC) effect in ferroelectrics is poised for application in the next generation of solid-state refrigeration technology, exhibiting substantial developmental potential. This study introduces a novel and efficient EC effect strategy in (1–x)Pb(Lu1/2Nb1/2)O3-xPbTiO3 (PLN-xPT) ceramics for low electric-field-driven devices. Phase-field simulations provide fundamental insights into thermally induced continuous phase transitions, guiding subsequent experimental investigations. A comprehensive composition/temperature-driven phase evolution diagram is constructed, elucidating the sequential transformation from ferroelectric (FE) to antiferroelectric (AFE) and finally to paraelectric (PE) phases for x=0.10−0.18 components. Direct measurements of EC performance highlight x=0.16 as an outstanding performer, exhibiting remarkable properties, including an adiabatic temperature change (ΔT) of 3.03 ​K, EC strength (ΔT/ΔE) of 0.08 ​K ​cm kV−1, and a temperature span (Tspan) of 31 ​°C. The superior EC effect performance is attributed to the temperature-induced FE to AFE transition at low electric fields and diffusion phase transition behavior contributing to the wide Tspan. This work provides valuable insights into developing high-performance EC effect across broad temperature ranges through the strategic design of continuous phase transitions, offering a simplified and economical approach for advancing ecofriendly and efficient solid-state cooling technologies.

Bringing dies closer by die-to-die interconnection is a way that reduces latency and energy per bit transmitted, while increasing bandwidth per mm of chip. Heterogeneous integration using 2.5D/3D architectures enables disaggregation of package into various components such as input/output (IO), memory, process, and accelerator. These different functional components may be dies designed and manufactured by different companies, and multiple dies are integrated and interconnected in a package to form a multi-die system. In a multi-die package, these dies are connected using through silicon via (TSV) stacking or re-distribution layer (RDL) and TSV in the interposer according to communication protocols. However, it makes the electrical failure of its interconnection have a greater impact on reliability. Unlike interconnection of traditional integrated circuit (IC), it will bring many new challenges for fault detection and self-repair in 2.5D/3D IC. In this paper, according to unique characteristics of the die-to-die interconnection, we analyze it in top-down approach. The relevant researches on architecture, fabrication, the defect introduced, fault detection, re-routing and functional post-repair are introduced. At the end of this paper, the challenges and solutions in every stage are concluded, and the future perspectives of high reliability in die-to-die interconnection of the 2.5D/3D IC are presented.

ABSTRACT In this paper, a high‐efficiency codesign method for bandgap circuit (BGR) circuit by submodule optimization is proposed. In the proposed method, the BGR circuit is divided into operation amplifier module (OPM) and reference voltage generation module (RVGM) to be separately optimized to improve the optimization design efficiency. Firstly, the OPM is optimized based on neural network (NN) model and particle swarm optimization (PSO) algorithm. NN models are established to describe the relationship between design parameters and performance metrics of OPM, and then the parameters of OPM are optimized by PSO algorithm according to the established optimization function with constraints. The parameters of RVGM are optimized based on the optimized OPM. The high‐accuracy approximate equations of temperature coefficient (TC) are established based on compensation functions. The TC, total area, and total power consumption are co‐optimized by interior point method. According to the optimized parameters of OPM and RVGM, the verifications are conducted by Cadence. The results show that the proposed method can greatly improve the design efficiency of BGR circuit, whose total running time is only 552.5 s. Meanwhile, the optimized TC is 4.76 ppm/°C over −40°C–125°C at 2.5‐V supply, and the optimized area and power consumption are 0.0187 mm 2 and 288.5 μW. The Monte Carlo results show that V ref has a standard deviation of 1.503 mV, which is only 0.12% across 1000 runs, so the V ref is very stable. Therefore, the proposed codesign method can be used to effectively optimize the BGR circuit.